TSV tabanlı üç boyutlu entegre devreler

3D entegre devre teknolojisinin temel amacı, çipleri dikey olarak istifleyerek 2D'nin fiziksel sınırını kırmak ve aynı zamanda yüksek yoğunluklu, yüksek performans, yüksek güvenilirlik ve düşük maliyetin kapsamlı gereksinimlerini karşılamaktır.

Bunu başarmak için işlemin, yüksek hızlı ve düşük güç tanımlarının ihtiyaçlarını karşılamak için TSV yüksekliğini ve parazitik kapasitansını azaltırken, çip alanını en aza indirmek ve veri iletim bant genişliğini artırmak için küçük çaplı TSV dizilerinin kullanılması da dahil olmak üzere, silikonun (TSV) teknolojisi üzerinden optimizasyonuna odaklanması gerekir. Ek olarak, termodinamik ve elektriksel stabiliteyi sağlamak için ısı yayılma kapasitesini arttırmak ve üç boyutlu entegre sürecin ön uç ve arka uç işlemlerine (FEOL\/BEOL) uyumluluğunu azaltmak için uyumluluğunu sağlamak için termal yönetim tasarımı gereklidir.

Tipik bakır (Cu) TSV üretim işlemi, delik aşındırma, yalıtım tabakası birikimi, yapışma tabakası ve difüzyon bariyeri tabakası birikimi, tohum tabakası hazırlığı ve elektrosun doldurulmuş bakır malzemeleri kapsar ve daha sonra silikon gofret inceltme, yüksek hassasiyet hizalaması ve bağlanma teknolojilerini çok katmanlı çip araleşme için birleştirmelidir. Nihayetinde, gofret düzeyinde bağ, bilinen iyi çip (KGD) taraması ve heterojen kalıp istifleme stratejileri, 3D entegrasyon teknolojisinin büyük ölçekli uygulamalara evrimini teşvik etmek için performansı, verimi ve maliyeti dengeleyen bir süreç gerektirir.

Bu makale esas olarak aşağıdaki gibi açıklanan TSV tabanlı 3D entegre devrelerin ilgili bilgilerini tanıtmaktadır:

TSV Üretim Sırası Sınıflandırması ve Süreç Özellikleri

Üç boyutlu entegre devre istifleme yöntemi

Üç boyutlu entegre devre bağlama

TSV Üretim Sırası Sınıflandırması ve Süreç Özellikleri

Entegre devre işlemindeki TSV'nin (Silicon VIA) konumuna göre, üretim sırası üç kategoriye ayrılabilir: ilk olarak, orta ve son olarak. Üç işlem türünün temel farklılıkları ve temel teknik noktaları aşağıdadır:

1. İlk olarak

Proses Sırası: TSV, CMOS ön uç işleminden (FEOL), yani TSV aşındırma, yalıtım tabakası birikimi ve iletken malzeme dolgusu (polisilikon veya tungsten gibi) boş bir silikon gofret üzerinde tamamlanır ve daha sonra transistörler ve ara katmanlar imal edilir.

Çekirdek özellikleri: Malzeme Seçimi: Sonraki CMOS işleminde TSV yapısına zarar vermek için 1000 derecenin (polisilikon, tungsten gibi) yüksek sıcaklıklarına dayanması gerekir.

Bağlantı: TSV, bir tungsten fişi üzerinden ilk metal tabakası (M1) ile birbirine bağlanır ve bitişik TSV tabakası doğrudan bağlanamaz, bu nedenle bir düzlemsel ara bağlantı katmanı ile geçmesi gerekir.

Avantajları: Basitleştirilmiş işlem (difüzyon bariyeri\/tohum tabakasına gerek yok), iyi termal eşleştirme (polisilikon CTE silikona yakındır), yüksek en boy oranı TSV desteği (20: 1'in üzerinde).

Sınırlamalar: Yüksek direnç (polisilikon\/tungsten direnci bakırdan çok daha yüksektir), büyük TSV çapı (1 ~ 5μm), sınırlı esneklik.

2. Orta yollaİşlem

Proses Sırası: TSV, CMOS ön uç işlemi (FEOL) tamamlandıktan ve arka uç işlemi (BEOL) tamamlandıktan sonra üretilir, yani TSV transistör üretildikten ve TSV çok katmanlı ara bağlantısından önce yerleştirilir.

Temel Özellikler:

Malzeme Seçimi: Bakır (CU) doldurma, mükemmel elektriksel özelliklerle (düşük direnç, düşük parazitik kapasitans) tercih edilir, ancak bakır kontaminasyonunu önlemek için karmaşık bir difüzyon bariyeri tabakası gereklidir.

Bağlantı: TSV, yüksek tasarım esnekliği sağlayan, ancak optimize edilmiş bir CMP işlemi gerektiren M1 katmanı ile doğrudan birbirine bağlanır (tungsten fişine zarar vermeden bakır çıkarmak için yüksek seçicilik).

Avantajları: Standart CMOS işlemi ile uyumlu, TSV en boy oranı eşittir, yüksek katmanlı metal bağlantıları (MN gibi) destekler ve yüksek performanslı gereksinimler için uygundur.

Sınırlamalar: Bakırın termal genleşme (CTE) katsayısı, termal strese neden olan silikondan çok farklıdır. TSV aşındırma metal katmanından kaçınmalıdır ve birçok tasarım kısıtlaması vardır.

3. Son aracılığıylaİşlem

Proses Sırası: TSV, iki alt kategoriye ayrılmış CMOS süreci sonrası (BEOL) tamamlandıktan sonra üretilir: Bonma öncesi ve bağlama sonrası:

Ön ve Arka Viyaları Birleştirme: BEOL tamamlandıktan sonra TSV imal edilir ve daha sonra çip bağlanır ve aşağı çekilir.

Vias üzerinden bağlama sonrası: TSV'ler imal edilmeden önce ince gofretler bağlanır ve ara katman bağlantıları elektrokaplama veya sıcak pres bağı ile elde edilir.

Temel Özellikler:

Malzeme Seçimi: Bakır, TSV doğrudan bağlamayı (Cu-Cu sıcak presleme bağı gibi) destekleyen ve yüksek bağlantı mukavemetine sahip ana akım dolgu malzemesidir.

Bağlantı: TSV'ler doğrudan katmanlara bağlanabilir (örneğin, MN ila Mn), ancak dielektrik tabaka aşındırma zorluklarını (örn. Düşük K malzemelerinin lateral genişlemesi) çözmesi gerekir.

Avantajları: TSV, konumunda esnektir, heterojen çip istiflemesini destekler ve yüksek yoğunluklu entegrasyon için uygundur.

Sınırlamalar: Dağlama işlemi karmaşıktır (birden fazla dielektrik\/silikon katmanına nüfuz etmesi gerekir) ve CMP'nin maliyetli olan son metal katmanı ile uyumlu olması gerekir.

4. Süreç karşılaştırma ve seçim esasına göre

Performans Öncelik: Orta delik (bakır TSV) yüksek hızlı ve düşük güçlü senaryolar için uygundur; Birincisi Via (Polysilikon\/Tungsten) yüksek sıcaklık işlemi uyumluluğu için uygundur.

Maliyete duyarlı: delik açısından işlem, ambalaj maliyetlerini azaltmak için gofret üreticileri tarafından prefabrik olabilir. Delikten arka planın karmaşık bir şekilde kazınması ve maliyet yüksektir.

Tasarım esnekliği: Orta VIA, yüksek katlı metal bağlantıları destekler ve arka vias, katmanlar arasında doğrudan bağlanma sağlarken, ilk vias sabit bir konumla sınırlıdır.

Güvenilirlik: Birincinin deliğin termal stresi düşüktür, bakır difüzyon probleminin ortada delikten çözülmesi gerekir ve ikinci delik, dielektrik tabakanın dağlama hasarını optimize etmesi gerekir. Üç tür sürecin kendi avantajları ve dezavantajları vardır ve ürün gereksinimlerine göre kapsamlı bir şekilde seçilmeleri gerekir.

Üç boyutlu entegre devre bağlama

3D entegre devrelerde, yonga-çip bağının istifleme yöntemi, ara bağlantı yoğunluğunu, ısı dağılma performansını ve proses karmaşıklığını doğrudan etkiler ve esas olarak iki moda ayrılır: önden öne (F2F) ve önden (F2B).

1. önden yüz (F2F) istifleme

Yapısal Özellikler: Üst çip yüz yüze çevrilir ve alt çipin önü doğrudan bağlanır ve cihaz katmanı birbirinin karşısına yerleştirilir.

Yüksek yoğunluklu ara bağlantılar: TSV'lere ek olarak, üst ve alt yongalar doğrudan metal yumrularla bağlanabilir, bu da ara bağlantı sayısının TSV sınırlarını aşmasına izin verir, işlemi basitleştirir ve güvenilirliği artırabilir.

Proses esnekliği: Üst kalıp, ikincil disk desteğine ihtiyaç duyulmadan Downgauging'den önce bağlanabilir.

Ana sınırlamalar:

Termal Zorluklar: Cihazın entegrasyondan sonra küçük bir katman aralığı ve yüksek ısı yoğunluğuna sahip, bu nedenle ısı yayma tasarımının güçlendirilmesi gerekiyor.

Sınırlı çok katmanlı genişleme: Yığın iki katmanı aşarsa, üst çipin F2B moduna dönüştürülmesi gerekir ve metal yumru ara bağlantısı sürekli olarak kullanılamaz.

2. önden arkaya (F2B) istifleme

Yapısal Özellikler: Üst çip yukarı bakacak şekilde tutulur ve alt çip arkadan bağlanır ve cihaz katmanları sırayla düzenlenir.

Çekirdek avantajları: Isı Tahliye Optimizasyonu: Silikon substrat, ısı yayılmasını arttırmak için iki cihaz katmanı arasında bulunur.

Çok katmanlı uyumluluk: İşlem akışı tekrar tekrar genişletilebilir ve doğal olarak üç veya daha fazla katmanla yongalar istiflemek için uygundur.

Ana sınırlamalar: Proses karmaşıklığı: Üst çipin önceden inceltilmesi gerekir ve bükülmeyi ve deformasyonu önlemek için diskin yardım edilmesi gerekir. Bağlantı Bağlantısı TSV'ye dayanır: ara katman bağlantısı tamamen TSV sayısı ile belirlenir ve F2F'nin çarpma seviyesi ara bağlantı yoğunluğunu elde etmek zordur.

3. İstifleme Yöntemi Seçim Temeli

İki katmanlı istifleme ilk F2F: Metal yumru ara bağlantılarının kullanımını en üst düzeye çıkarın, maliyetleri azaltın ve süreçleri kolaylaştırın.

Üç kat ve üstü için zorunlu F2B: süreç ölçeklenebilirliğini sağlar, ancak hibrid modlarla birleştirilebilir (örn. İlk ve son katmanlar için F2F, orta katman için F2B).

Fonksiyonel gereksinimlere dayalı: Spesifik uygulamalar (örneğin, sensörler, optoelektronik entegrasyon) sabit bir yönlendirme gerektirebilir ve istifleme yönteminin fonksiyonel tasarıma göre seçilmesi gerekir.

F2F, ara bağlantı yoğunluğu ve süreç sadeliğinde mükemmeldir, bu da iki katmanlı istifleme için uygun hale getirir; F2B, performansı ve maliyeti dengelemek için esnek bir şekilde birleştirilebilen termal optimizasyon ve çok katmanlı uyumluluk yoluyla karmaşık entegrasyonlara hakimdir.

Üç boyutlu entegre devre bağlama

3D entegre devrelerin imalatında, bağlanma yöntemi seçimi, esas olarak üç moda ayrılan verim, maliyet ve işlem verimliliğini doğrudan etkiler: çip-bip (D2D), çip-wafer (D2W) ve gofret-wafer (W2W).

Chip-Chip (D2D) Bağlama

Çekirdek özellikleri: Tek bir çip doğrudan tek bir yongaya bağlanır.

Avantaj:

Verim optimizasyonu: Toplam verimi etkileyen düşük verimli yongalardan kaçınmak için, bağlanmadan önce başarısız çipler reddedilebilir.

Yüksek esneklik: Küçük boyutlu çiplerin israfını azaltmak için farklı boyutlardaki yongaların istiflenmesine uyum sağlayın.

Sınırlamalar:

Düşük verimlilik: Zaman alan çip çip bağı, sınırlı hizalama doğruluğu (genellikle 5 ~ 10μm). Maliyete duyarlı: Küçük partiler veya yüksek değerli yongalar için uygun olan büyük ölçekli üretim verimliliği yetersizdir.

Çip-wafer (d2w) bağı

Çekirdek özellikleri: Tek bir çip tam bir gofrete bağlanır.

Avantaj:

Geliştirilmiş verimlilik: Yongalar, gofret sabitlendikten sonra tekrar tekrar bağlanır ve yükleme süresini azaltır.

Verim Kontrolü: Hem gofretler hem de yongalar, maliyetleri azaltmak için arıza alanlarını atlayarak önceden test edilebilir.

Sınırlamalar:

Termal stres riski: Yongalar ve bağlı çipler, güvenilirliğe meydan okuyan çoklu yüksek sıcaklık işlemlerine tabi tutulmalıdır.

Karmaşık işlem: Termal genleşme katsayısının (CTE) çip ve gofret arasındaki kesin kontrolü gereklidir.

3. Gofret-Wafer (W2W) bağı

Çekirdek özellikler: Tam gofretlerin ve tam gofretlerin bir kerelik bağlanması. Avantajları:

En yüksek verimlilik: Üretim için uygun, tek bir hizalamada tam gofret bağı.

Daha az termal işlem: Sadece bir yüksek sıcaklık işlemi gerekir ve termal stres riski düşüktür.

Sınırlamalar:

Verim Riski: Başarısız yongaların önlenmemesi, düşük tek katmanlı verim nedeniyle toplam maliyetlerde artışa yol açacaktır.

Boyut sınırı: Üst ve alt disklerin boyutunun kesinlikle eşleştirilmesi gerekir, aksi takdirde alan boşa harcanacaktır.

4. Bağlanma yöntemi seçim stratejisi

D2D Uygulama Senaryoları: Yığılmış yongaların verimi büyük ölçüde dalgalanır, boyut farkı önemlidir veya özelleştirilmiş düşük hacimli üretim gereklidir.

D2W Dengeli Seçim: Orta ölçekli üretim ve katı termal yönetim gereksinimlerine sahip senaryolar için uygun dengeli verimlilik ve verim kontrolü.

W2W Verimlilik Öncesi: Yalnızca gofret boyutu eşleştiğinde ve verim çok yüksek olduğunda kullanılır (örn.,%99'a eşit veya%99'a eşit), yaygın olarak homojen çip yığınlarında (örn. Bellek küpleri) bulunur.

Bağlama yönteminin seçimi maliyet, verim, termal stabilite ve boyutsal uyumluluğa dayanmalıdır. Küçük boyutlu yongalarda veya yüksek verimli senaryolarda W2W, maliyetleri önemli ölçüde azaltabilir. Karmaşık heterojen entegrasyon veya verime duyarlı senaryolarda, D2D veya D2W'nin esnekliği daha da kritiktir.